'DDR'에 해당되는 글 7건
- 2011.01.06 DDR3 SDRAM의 동작원리 - RESET, 8bit PREFETCH 1
- 2009.10.15 DDR2 SDRAM의 동작원리 - POSTED CAS AND ADDITIVE LATENCY 2
- 2009.10.12 DDR2 SDRAM의 동작원리 - OCD
2011. 1. 6. 15:51
이제 DDR2의 시대는 무르익다 못해 완숙했으며 바야흐로 DDR3의 시대가 도래했다.
기존의 DDR1, DDR2와 비교하여 DDR3에 새로이 적용되는 기술을 살펴보고 정확히 이해하여 시스템을
설계할 수 있어야겠다.
1. DDR3 SDRAM에 적용된 새로운 기능
가. ZQ CALIBRATION
나. DYNAMIC ODT
다. RESET, 8bit PREFETCH
상기의 function들에 대하여 하나씩 검토하기로 한다.
☞ DDR3 SDRAM의 동작원리 - ZQ CALIBRATION
☞ DDR3 SDRAM의 동작원리 - DYNAMIC ODT
혹시 DDR1, DDR2 SDRAM에 대해서 학습이 필요하신 분은 본 블로그의 다른 포스트들을 먼저
숙지하시고 이 포스트를 접하셨으면 한다.
2. RESET
DDR3 SDRAM에선 device에 external reset이 추가되었다.
[RESET의 역할]
- Power-up동안 device의 pin들을 high-Z상태로 만들고 ODT를 disable한다.
- Device내부의 state machine을 reset하여 start-up하면서 발생할 수있는 에러를 방지한다.
- Reset이 low에 있는 동안 DRAM내부 회로가 initialize된다.
[RESET의 특징]
- Device의 initialize에도 사용되지만 warm boot에도 사용할 수 있다.
- DRAM에 저장되어 있던 data들과 mode register값들이 초기화 된다.
- Reset sequence전에 power supply는 stable되어야 한다.
- Power-up할 때 reset sequence에서 요구되는 period는 최소 200us.
- Warm reset sequence에서 요구되는 period는 최소 100ns.
[이전의 DDR SDRAM들과의 차이점]
- DDR3 이전의 DRAM들은 Initialization이 PRECHARGE나 AUTO REFRESH같은 command가
발생했을 때 이루어짐.
3. 8bit PREFETCH
DDR3 SDRAM은 8bit prefetch 구조를 가지고 있어서 동일한 동작 주파수라는 가정하에 DDR2보다
2배 빠른 속도로 동작한다. (DDR2 SDRAM은 4bit prefetch의 구조이다.)
다음의 그림에서 보면 DDR3 SDRAM의 memory core에서 I/O buffer쪽으로 8bit씩 데이터가 전달됨을
알 수 있다. 화살표의 방향은 read sequence를 나타낸다.
반대로 DRAM에 write할 때는 역 방향으로 동작하게 된다.
[참고]
New Features of DDR3 SDRAM
- ELPIDA -
DDR3 Power-Up, Initialization, and Reset
- MICRON -
기존의 DDR1, DDR2와 비교하여 DDR3에 새로이 적용되는 기술을 살펴보고 정확히 이해하여 시스템을
설계할 수 있어야겠다.
1. DDR3 SDRAM에 적용된 새로운 기능
가. ZQ CALIBRATION
나. DYNAMIC ODT
다. RESET, 8bit PREFETCH
상기의 function들에 대하여 하나씩 검토하기로 한다.
☞ DDR3 SDRAM의 동작원리 - ZQ CALIBRATION
☞ DDR3 SDRAM의 동작원리 - DYNAMIC ODT
혹시 DDR1, DDR2 SDRAM에 대해서 학습이 필요하신 분은 본 블로그의 다른 포스트들을 먼저
숙지하시고 이 포스트를 접하셨으면 한다.
2. RESET
DDR3 SDRAM에선 device에 external reset이 추가되었다.
[RESET의 역할]
- Power-up동안 device의 pin들을 high-Z상태로 만들고 ODT를 disable한다.
- Device내부의 state machine을 reset하여 start-up하면서 발생할 수있는 에러를 방지한다.
- Reset이 low에 있는 동안 DRAM내부 회로가 initialize된다.
[RESET의 특징]
- Device의 initialize에도 사용되지만 warm boot에도 사용할 수 있다.
- DRAM에 저장되어 있던 data들과 mode register값들이 초기화 된다.
- Reset sequence전에 power supply는 stable되어야 한다.
- Power-up할 때 reset sequence에서 요구되는 period는 최소 200us.
- Warm reset sequence에서 요구되는 period는 최소 100ns.
[이전의 DDR SDRAM들과의 차이점]
- DDR3 이전의 DRAM들은 Initialization이 PRECHARGE나 AUTO REFRESH같은 command가
발생했을 때 이루어짐.
3. 8bit PREFETCH
DDR3 SDRAM은 8bit prefetch 구조를 가지고 있어서 동일한 동작 주파수라는 가정하에 DDR2보다
2배 빠른 속도로 동작한다. (DDR2 SDRAM은 4bit prefetch의 구조이다.)
다음의 그림에서 보면 DDR3 SDRAM의 memory core에서 I/O buffer쪽으로 8bit씩 데이터가 전달됨을
알 수 있다. 화살표의 방향은 read sequence를 나타낸다.
반대로 DRAM에 write할 때는 역 방향으로 동작하게 된다.
[참고]
New Features of DDR3 SDRAM
- ELPIDA -
DDR3 Power-Up, Initialization, and Reset
- MICRON -
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| DDR2 SDRAM의 동작원리 - POSTED CAS AND ADDITIVE LATENCY (2) | 2009.10.15 |
2009. 10. 15. 12:42
DDR2 SDRAM에 새로이 적용된 기술들을 살펴보고 기존 DRAM들과의 차이점을 확인한다.
1.DDR2 SDRAM에 적용된 new function
가. 4-bit PREFETCH
나. ODT (ON DIE TERMINATION)
다. OCD (OFF CHIP DRIVER)
라. POSTED CAS AND ADDITIVE LATENCY
상기의 function들에 대하여 하나씩 검토하였고 이번 포스트가 그 마지막이 되겠다.
☞ DDR2 SDRAM의 동작원리 - 4bit PREFETCH
☞ DDR2 SDRAM의 동작원리 - ODT
☞ DDR2 SDRAM의 동작원리 - OCD
2. DDR SDRAM의 문제점
DDR SDRAM에서의 single read 동작은 다음과 같았다.
가. 'ACT'로 bank를 활성화
나. 'ACT'후 tRCD time이 지나고 선택된 bank에 대해 'READ'명령어 입력
다. 'READ'후 CL time이 지나고 DQ를 latch
하지만 multiple하게 read/wirte가 실행된다면 아래 그림처럼 첫번째의 파란색 RAS신호('ACT')후
tRCD time뒤에 파란색의 CAS신호 ('READ'나 'WRIT')가 나와야 하는데 그렇게 되면 세번째의 노란색
RAS('ACT')신호와 파란색의 CAS('WRIT')신호가 충돌하게 된다.
그 충돌을 피하기 위해 세번째의 노란색 RAS신호는 one clock delay후에 진행되며 그 결과 DQ의
중간에 empty space가생긴다.
이는 command/data bus의 효율을 떨어뜨리고 bandwidth가 감소되는 이유가 된다.
3. DDR2 SDRA에서의 성능 향상
가. RAS신호 바로 뒤나 tRCD time내에선 언제든지 CAS신호를 붙일수 있도록 하여 성능의 향상을
꾀했다.
나. CAS신호가 입력되면 AL time뒤에 CL이 있고 그 뒤에 DQ가 latch되는 것이다.
아래의 그림에서 보듯이 명령어 처리가 매우 단순해지고 empty space가 사라졌음을 확인할 수
있다.
되는 것이다.
라. AL(Additive Latency)를 변경하면서 그에따른 Posted CAS의 위치가 결정되며 이는 아래
Read Latency의 예에서 볼 수 있다.
마. AL의 값은 EMRS register에서 세팅한다.
[참고]
HOW TO USE DDR2 SDRAM
- ELPIDA -
HOW TO USE DDR SDRAM
- ELPIDA -
DDR2 SDRAM TECHNOLOGY
- ELPIDA -
1.DDR2 SDRAM에 적용된 new function
가. 4-bit PREFETCH
나. ODT (ON DIE TERMINATION)
다. OCD (OFF CHIP DRIVER)
라. POSTED CAS AND ADDITIVE LATENCY
상기의 function들에 대하여 하나씩 검토하였고 이번 포스트가 그 마지막이 되겠다.
☞ DDR2 SDRAM의 동작원리 - 4bit PREFETCH
☞ DDR2 SDRAM의 동작원리 - ODT
☞ DDR2 SDRAM의 동작원리 - OCD
2. DDR SDRAM의 문제점
DDR SDRAM에서의 single read 동작은 다음과 같았다.
가. 'ACT'로 bank를 활성화
나. 'ACT'후 tRCD time이 지나고 선택된 bank에 대해 'READ'명령어 입력
다. 'READ'후 CL time이 지나고 DQ를 latch
하지만 multiple하게 read/wirte가 실행된다면 아래 그림처럼 첫번째의 파란색 RAS신호('ACT')후
tRCD time뒤에 파란색의 CAS신호 ('READ'나 'WRIT')가 나와야 하는데 그렇게 되면 세번째의 노란색
RAS('ACT')신호와 파란색의 CAS('WRIT')신호가 충돌하게 된다.
그 충돌을 피하기 위해 세번째의 노란색 RAS신호는 one clock delay후에 진행되며 그 결과 DQ의
중간에 empty space가생긴다.
이는 command/data bus의 효율을 떨어뜨리고 bandwidth가 감소되는 이유가 된다.
3. DDR2 SDRA에서의 성능 향상
가. RAS신호 바로 뒤나 tRCD time내에선 언제든지 CAS신호를 붙일수 있도록 하여 성능의 향상을
꾀했다.
나. CAS신호가 입력되면 AL time뒤에 CL이 있고 그 뒤에 DQ가 latch되는 것이다.
아래의 그림에서 보듯이 명령어 처리가 매우 단순해지고 empty space가 사라졌음을 확인할 수
있다.
되는 것이다.
라. AL(Additive Latency)를 변경하면서 그에따른 Posted CAS의 위치가 결정되며 이는 아래
Read Latency의 예에서 볼 수 있다.
마. AL의 값은 EMRS register에서 세팅한다.
[참고]
HOW TO USE DDR2 SDRAM
- ELPIDA -
HOW TO USE DDR SDRAM
- ELPIDA -
DDR2 SDRAM TECHNOLOGY
- ELPIDA -
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2009. 10. 12. 13:55
DDR2 SDRAM에 새로이 적용된 기술들을 살펴보고 기존 DRAM들과의 차이점을 확인한다.
1.DDR2 SDRAM에 적용된 new function
가. 4-bit PREFETCH
나. ODT (ON DIE TERMINATION)
다. OCD (OFF CHIP DRIVER)
라. POSTED CAS AND ADDITIVE LATENCY
상기의 function들에 대하여 하나씩 검토하기로 한다.
☞ DDR2 SDRAM의 동작원리 - 4bit PREFETCH
☞ DDR2 SDRAM의 동작원리 - ODT
☞ DDR2 SDRAM의 동작원리 - POSTED CAS AND ADDITIVE LATENCY
2. OCD의 개요
가. DRAM의 내부에 있는 출력측 driver의 임피던스를 조정하여 신호의 전압을 조정하는 것.
나. 전압 조정을 통하여 출력 신호의 pull-up 저항값과 pull-down 저항값을 동일하게 만드는 것.
3. DQS와 /DQS의 drive 성능 관계
가. DQS와 /DQS의 drive performance가 같다면 DQS의 중간 레벨과 /DQS의 중간 레벨이 교차하게
된다.
나. DQS와 /DQS의 drive performance가 같지 않다면 아래의 그림처럼 DQS와 /DQS가 교차하는 지점이
중간 레벨이 아니게 된다.
4. DQS와 /DQS의 valid data window
가. DDR2에선 I/O data의 reference clock으로 DQS와 /DQS의 cross point를 사용한다.
나. Memory controller는 DQS, /DQS의 reference clock에 동기된 DQ로 부터 data를 latch 한다.
다. VREF 신호레벨을 기준으로 DQ의 high, low를 판별하게 된다.
라. DQS, /DQS의 drive performace가 서로 다를때 형성되는 window는 VREF와 DQ가 만드는
valid window보다 작게된다.
마. DQ와 DQS간의 skew는 data가 latch되는 시간이 줄어드는 결과를 초래한다.
5. OCD의 기능
가. OCD는 DRAM의 내부 output driver의 임피던스값을 조절할 수 있고 이는 DQ, DQS 그리고 /DQS의
전압을 조절하는 기능이다.
나. DQS, /DQS간의 cross point가 있고 VREF와 DQ간의 cross point가 있는데 optimize를 통하여
이 cross point간의 skew를 최소화 하게 한다.
다. 결과적으로 valid data window의 size는 최대가 되어 data를 latch하는 시간을 최대한으로 보장하게
된다.
6. OCD 세팅
가. DRAM의 drive mode에서 임피던스 측정. (SSTL_18일 경우 18±3Ω)
나. DRAM의 adjustment mode에서 임피던스 수정
다. 적절한 임피던스가 될 때까지 상기 항목을 반복
라. DDR2에서 임피던스값의 측정/비교하는 기능은 없기 때문에 외부 계측기가 필요하며 이 OCD
세팅은 EMRS 레지스터를 통하여 가능하다.
[참고]
HOW TO USE DDR2 SDRAM
- ELPIDA -
DDR2 SDRAM TECHNOLOGY
- ELPIDA -
1.DDR2 SDRAM에 적용된 new function
가. 4-bit PREFETCH
나. ODT (ON DIE TERMINATION)
다. OCD (OFF CHIP DRIVER)
라. POSTED CAS AND ADDITIVE LATENCY
상기의 function들에 대하여 하나씩 검토하기로 한다.
☞ DDR2 SDRAM의 동작원리 - 4bit PREFETCH
☞ DDR2 SDRAM의 동작원리 - ODT
☞ DDR2 SDRAM의 동작원리 - POSTED CAS AND ADDITIVE LATENCY
2. OCD의 개요
가. DRAM의 내부에 있는 출력측 driver의 임피던스를 조정하여 신호의 전압을 조정하는 것.
나. 전압 조정을 통하여 출력 신호의 pull-up 저항값과 pull-down 저항값을 동일하게 만드는 것.
3. DQS와 /DQS의 drive 성능 관계
가. DQS와 /DQS의 drive performance가 같다면 DQS의 중간 레벨과 /DQS의 중간 레벨이 교차하게
된다.
나. DQS와 /DQS의 drive performance가 같지 않다면 아래의 그림처럼 DQS와 /DQS가 교차하는 지점이
중간 레벨이 아니게 된다.
4. DQS와 /DQS의 valid data window
가. DDR2에선 I/O data의 reference clock으로 DQS와 /DQS의 cross point를 사용한다.
나. Memory controller는 DQS, /DQS의 reference clock에 동기된 DQ로 부터 data를 latch 한다.
다. VREF 신호레벨을 기준으로 DQ의 high, low를 판별하게 된다.
라. DQS, /DQS의 drive performace가 서로 다를때 형성되는 window는 VREF와 DQ가 만드는
valid window보다 작게된다.
마. DQ와 DQS간의 skew는 data가 latch되는 시간이 줄어드는 결과를 초래한다.
5. OCD의 기능
가. OCD는 DRAM의 내부 output driver의 임피던스값을 조절할 수 있고 이는 DQ, DQS 그리고 /DQS의
전압을 조절하는 기능이다.
나. DQS, /DQS간의 cross point가 있고 VREF와 DQ간의 cross point가 있는데 optimize를 통하여
이 cross point간의 skew를 최소화 하게 한다.
다. 결과적으로 valid data window의 size는 최대가 되어 data를 latch하는 시간을 최대한으로 보장하게
된다.
6. OCD 세팅
가. DRAM의 drive mode에서 임피던스 측정. (SSTL_18일 경우 18±3Ω)
나. DRAM의 adjustment mode에서 임피던스 수정
다. 적절한 임피던스가 될 때까지 상기 항목을 반복
라. DDR2에서 임피던스값의 측정/비교하는 기능은 없기 때문에 외부 계측기가 필요하며 이 OCD
세팅은 EMRS 레지스터를 통하여 가능하다.
[참고]
HOW TO USE DDR2 SDRAM
- ELPIDA -
DDR2 SDRAM TECHNOLOGY
- ELPIDA -
'[HARDWARE] > CORE' 카테고리의 다른 글
| DDR3 SDRAM의 동작원리 - ZQ CALIBRATION (0) | 2010.12.17 |
|---|---|
| DDR2 SDRAM의 동작원리 - POSTED CAS AND ADDITIVE LATENCY (2) | 2009.10.15 |
| DDR2 SDRAM의 동작원리 - ODT (15) | 2009.10.09 |
| DDR2 SDRAM의 동작원리 - 4bit PREFETCH (0) | 2009.10.09 |
