'[HARDWARE]/INTERFACE'에 해당되는 글 4건
- 2009.09.28 USB 2.0의 Basic 및 설계
- 2009.09.26 ETHERNET PHY IC들의 LAYOUT GUIDE
- 2009.09.26 시리얼 ATA 규격의 고속 스토리지 설계
1. 개요
가. 모든 USB 사양은 USB-IF에서 정의 된다.
나. USB 2.0은 USB 1.1의 확장 버전이다.
다. USB 2.0은 3가지 전송 속도를 가진다.
① LS : Low Speed = 1.5Mbps
② FS : Full Speed = 12Mbps
③ HS : High Speed = 480Mbps
라. USB 2.0의 Connectors
2. USB-IF의 정책
가. USB 2.0 호환성 테스트는 강제 규격이 아니다.
나. USB 2.0 호환성 테스트를 할 경우의 혜택은 USB2.0 로고를 사용할 수 있다는 것과 Integrator들의
리스트에 올릴 수 있다는 것이다.
다. USB 2.0 로고의 종류
3. USB의 구조
가. 차동(differential) 신호로 구성되어 있다.
나. Cable은 내부의 전원, GND, D+, D- 선과 외부의 shield로 구성된다.
다. Cable의 최대 길이는 5M 이다.
라. Host와 Device간에 최대 5단계의 허브가 놓일 수 있다.
마. Down Stream (Host -> Device)과 Up Stream (Host <- Device)의 전송이 있다.
LS | FS | HS | |
Signal Rate | 1.5Mbps | 12Mbps | 480Mbps |
Signal Level | 3.3V | 3.3V | 400mV |
Rise and Fall Times | 75ns < Tr < 300ns | 4ns < Tr < 20ns | 500ps < Tr |
4. USB 설계 시 고려사항
가. Trace와 Driver의 impedance
① Trace
- Ztrace_HS = 90Ω, +/- 15%
- Ztermination_HS = 80~100Ω differential
- Zthruhole_HS = 70~110Ω differential
② Driver
- Zdrv_HS = 40.5~49.5Ω
- Zdrv_notHS = 28~44Ω
나. 노이즈 없는 신호를 만들기 위한 decoupling
①Bulk capacitance
- C = I / (dv/dt)
- Ipeak = 3A, Vnom = 3.3V, 10% tolerance, 10us delta time의 경우라면
C= 90.9uF (약 100uF)
② Filter capacitance
- 보통 0.01uF, 0.1uF에서 1uF까지의 ceramic capacitor가 사용됨
③ Capacitor의 종류
- NPO (lowest ESR), X7R, X5R, Y5V
다. Eye pattern 측정
① Eye pattern의 RT/FT를 측정하여 500ps 이상이 되어야 한다.
- RT의 초입 부분에서 knee가 발생할 경우 이 부분도 RT의 timing에 포함되므로 디버깅이 필요하다.
라. Inrush Current
① Inrush Current는 USB사 삽입된 후부터 최소 100ms동안 측정한다.
② 최소 100ms를 측정하는 동안에 100mA이상의 전류가 발생하는 구간이 있으면 이는 inrush current
event가 발생한 것으로 간주된다.
③ Inrush current는 100mA가 넘는 순간이 최소 100us이상이 되는 구간을 측정하게 되며 이 구간에서
최고의 charge량을 가지고 pass/fail을 판단한다. (보통 waiver로 문의해봐야 하며 waiver는
아래 5번 항목에서 다룬다.
② Eye pattern을 제대로 측정하기 위해선 oscilloscope와 probe의 bandwidth는 최소 2.5GHz는
되어야 한다.
5. Waivers
가. USB의 spec을 벗어나는 부분은 측정 오차일수도 있으며 non-critical 부분일수도 있다.
(non-critical = No End User Impact)
나. Waiver는 USB-IF에서 관리하는 부분인데 제품 개발 중 spec out인 부분에 대해서 문의하면
USB-IF가 판단하여 항상 승인되는 waiver인지 혹은 제품 사용환경에 따라 승인될수도 있는
waiver인지 판단하여 spec을 벗어나는 부분도 감안하여 인증을 해주는 시스템이다.
다. Waiver의 세세한 값들은 USB-IF에서 공개하지 않는다.
6. 기타
가. USB 3.0은 1가지의 전송속도가 있다. (Superspeed = 5Gbps)
나. Download USB 3.0 : http://www.usb.org/developers/docs/
다. USB-IF Compliance Program : http://www.usb.org/developers/compliance/
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Ethernet PHY나 MAC controller등을 이용한 설계에 있어서 PCB layout시의 guide에 대하여 알아본다.
아래의 내용은 일반적인 사항이며 실제 설계시에는 각 IC의 layout guide를 꼭 참고해야 한다.
1. 일반적인 주의 사항
- 전원과 GND간의 noise level은 100mV 이하로 유지한다.
- 전원과 GND간에 4.7uF~10uF의 bulk capacitor를 사용한다.
- 고주파 noise의 감소를 위해 전원과 GND간에 0.1uF의 de-coupling capacitor를 사용한다.
- De-coupling capacitor는 IC에 가능한 가까이 위치 시킨다.
2. 차동신호부분 주의 사항
- Transformer와 RJ45 잭 사이의 거리는 가능한 짧아야 한다. (최대 1inch를 넘지 않을 것.)
- 차동 Tx 및 Rx 쌍을 인접하게 배선한다. (10mil width이면 최대 10mil 간격)
- Width는 일치시키며 10mil이상을 권장한다.
- Trace의 길이는 최대 1inch를 넘지않고 길이는 매칭 한다.
- Trace에 via를 허용않으며 trace의 layer change를 하지 않는다.
- 송신쌍과 수신쌍은 상호 근접시키지 않는다. 최소한 20mil 이상을 유지하되 GND로 분리하는 것이
좋다.
- 직각 route를 하지 않는다.
- 50Ω 저항으로 impedance를 매칭 시키고 0.1uF capacitor를 common mode noise filter로 사용한다.
3. Clock 부분 주의 사항
- 고주파 방사를 최소화 하기 위하여 clock line을 GND trace로 감싼다.
- Crystal이나 oscillator는 IC에 최대한 가까이 배치 시킨다.
4. Power Plane
- Analog와 digital, 각 voltage별로 모두 분리 한다.
- 전원 line의 width는 최소 10mil.
5. GND Plane
- Transformer의 1차측(IC쪽) GND는 보드의 GND로부터 확장되어야 하며 짤림없는, 일반적으로 말하는
'통'그라운드로 깐다.
- System GND와 chassis GND사이에 gap을 둔다.
이정도 내용이면 ethernet관련 layout은 거의 숙지한 것이라고 볼 수 있다.
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SATA Gen 1i/2i, Gen 1m/2m등이 있는데 i는 1미터 케이블을 사용하는 데스크탑이나 모바일 PC등에
사용되는 SATA를 지칭하며 m은 2미터 케이블을 지원하는 외부 SATA 어플리케이션을 위한 정의이다.
(SATA 국제기구 웹사이트 : http://www.sata-io.org)
몇 가지를 제외하곤 서로 호환이 가능한데 첫째, m에서 신호 감쇠 문제를 해결하기 위해 최소 송신진폭은
늘고 최소 수신진폭은 줄었다는 것과 둘째, EMI나 ESD에서 보호되기위한 케이블과 탈부착을 위한 튼튼한
커넥터(i와 호환불가)이다.
기본적인 SATA의 개념은 여기까지 하고 설계관점에서 기술 해 본다.
Serial ATA신호들은 약 100피코초 정도의 상승시간을 가지고 있어서 짧은 에칭 길이라도 전송선로로
취급해야 한다.
FR4 PCB Serial ATA를 구현하기 위해 따라야 할 레이아웃 규칙에 대하여 알아보도록 한다.
크게 두가지 카테고리로 나눌 수 있다. (1)차동신호설계, (2)임피던스 부정합의 회피.
(1)차동신호 설계
• 차동쌍들은 5mil 이내에서 길이 정합
-> 부정합은 신호차 감소, 비트오율 증가, 동상잡음이 발생 할 것이고 EMI 방사량이 늘어난다.
• 보드 바깥층에서 나란히 지나가게 한다.
-> 마이크로 스트립
• 차동쌍이 다른 레이어에 경로가 지정되어야 한다면 에치 길이는 비아의 양단에서 정합한다.
• 차동쌍의 에치가 기준면과 에치 높이차의 6~10배가 되도록 한다.(10배 선호)
->
• 차동에치를 150mil 이상 떨어뜨리지 말 것.
-> EMI issue
• Serial ATA 차동쌍은 100 ohm의 차동 임피던스를 가져야 한다.
• 동일 레이어에서 다른 신호들로부터 기준면과 에치 높이차 보다 10~15배 이격하여 배치한다.
• 수 기가비트 차동신호 위에 테스트 포인트나 테스트 비아를 만들지 말 것.
(2)임피던스 부정합의 회피
• 최소 에치폭의 높이는 4mil.
• 커패시터 패드에 의한 에치폭의 변화를 최소화 하기위해 0402(1005) 패키지의 10nF을 사용한다.
• 가능하면 단일 레이어에서 배선한다.
-> 레이어 변경이 필요하다면 레이어의 변경에 따라 적절한 반사전류 경로를 보장할 수 있도록 신중해야
한다.
• 커넥터 임피던스 설계가 선로 임피던스에 정합되는지 확인한다.
• 가능하면 표면 실장부품을 사용한다.
[참고]
Electronic Engineering Times 기고문(March 16~31, 2005)
By steve Yum
Product Marketing Manager
Storage Semiconductors
Glenn L Marks
Principal Engineer
Silicon Image
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