DDR2 SDRAM Layout Guide

DDR SDRAM의 성능이 올라가고, 시스템이 복잡 해 지면서 H/W설계자가 매우 고민하는 부분인
DDR2 SDRAM Layout에 대하여 알아보고자 한다.

이후 기술되는 내용은 DRAM 제조사의 layout guide와 CPU제조사의 layout guide를 참조하여 본인의
프로젝트에 적용하였던 내용들이다.

PROJECT	IP STB
CPU	MIPS32, 400MHz	BCM7405, Broadcom
DRAM	DDR2 800 (64Mx16)	EDE1108AEBC-8E, ELPIDA

1. Target PCB 제조사로부터 적층 및 임피던스 데이터 입수

층수	4 Layer
PCB 재질	FR4
요구두께	1.6T
유전율	4.5

 

TYPE	SIGNAL	DIFFERENTIAL
Ohm	60	90		100
	WIDTH	WIDTH	SPACE	WIDTH	SPACE
	5mil	7mil	5.5mil	6mil	7mil

2. ADDRESS LAYOUT

LENGTH match	100mil 이하
SPACE	10mil 이상
ROUTING	아래 그림과 같은 tree 구조

3. CLK/#CLK LAYOUT

TOTAL LENGTH	2inch 이하
LENGTH match	10mil 이하
SPACE	DIFFERENTIAL PATTERN
IMPEDANCE	100Ω DIFFERENTIAL
ROUTING	ONLY TOP LAYER
기타	CLK/#CLK사이의 100Ω저항은 DDR에서 나오는 패턴의 끝에 위치

4. DQS/#DQS LAYOUT

TOTAL LENGTH	1.5inch 이하
LENGTH match	10mil 이하
SPACE	DIFFERENTIAL PATTERN
IMPEDANCE	100Ω DIFFERENTIAL
ROUTING	DQS/#DQS는 동일 LAYER에 라우팅
기타	BYTE GROUP 내에서 가장 긴 DQ의 길이에 DQS의 길이를 맞춘다

5. DQ LAYOUT

TOTAL LENGTH	1.5inch 이하
LENGTH match	BYTE GROUP내에서 10mil 이하
SPACE	10mil 이상
IMPEDANCE	60Ω
기타	BYTE GROUP들은 상호 10mil이내로 match

6. 기타

기타	SERPENTINE LOOP의 사이는 25mil이상 간격을 둔다
	DIFFERENTIAL PATTERN들은 다른 패턴들과 25mil이상 간격을 둔다
	DQM 신호들은 DQ신호 GUIDE에 준한다

[참고]
DDR2 Design Guide for Two-Dimm Systems.pdf
- MICRON -

DDR2 Package Sizes and Layout Basics.pdf
- MICRON -

Hardware and Layout Design Considerations for DDR2.pdf
- Freescale -