김대리들을 위한 하드웨어 기술 공유

이번 포스트는 DC-DC CONVERTER를 사용할 때 적절한 인덕터와 콘덴서의 값을 선정하는 방법에 대해
다루려고 한다.

DC-DC CONVERTER의 원리에 대해 이전의 포스트를 참고, 숙지한 뒤 본 포스트를 이해하는것이 좋겠다.

☞ DC-DC STEP DOWN CONVERTER의 원리
☞ DC-DC STEP UP CONVERTER의 원리

상기의 포스트들에 대한 숙지가 되었으면 본론으로 들어가보자.

포스트를 작성하다보니 내용이 생각보다 길어져서 본 포스트에선 콘덴서의 선정에 대해서만 논의
하겠다.
인덕터의 선정에 대해선 이전 포스트를 참고 하자.

☞ DC-DC CONVERTER에서 L과 C의 값을 선정하는 방법 - ①

본 포스트의 내용은 약간의 공식들과 계산식이 포함되어 있어서 복잡하고 어려운 내용이 아닌가 하는
느낌을 받을 수도 있다.
하지만 제가 이해하고 쓴 내용이니 절대로 어려운 내용이 아니다.
어려워 하지 말고 차근히 포스트를 읽어보면 누구나 이해 할 수 있다.
계산식들은 '아... 그런가보다' 하고 넘어가고 필요할 때가 오면 그 때 가서 공식에 대입해 보고
계산해 보면 되겠다.

먼저 아래의 회로를 훑어보자.

이 회로의 오른쪽에 있는(전압이 출력되는 쪽) L1과 C2의 값을 얼마로 선정할 것인가? 얼마로?

위 회로의 설계자는 L1을 왜 10uH로 했고 C2를 왜 10uF으로 선정하였는가?... 이에 대한 답을 찾아보자.

1. C값의 선정
   DC-DC CONVERTER의 datasheet에 보면 C2부품의 선정에 대해 세라믹이나 탄탈, LOW ESR 콘덴서를
   아주 강력하게 recommend한다.

   도대체 메이커들은 왜 그런 문구를 넣는 것인가? 그런 부품은 비싼데...

   C2의 역할은 출력되는 DC전압을 일정하게 유지하는 것이기 때문에 DC-DC CONVERTER의 특성과
   매우 큰 관계가 있기 때문이다.

2. C값을 구하는 공식
   V = I*R에서 △VO = △IL*R이므로

   C2가 일반 콘덴서일 경우는 다음의 식에서 C값을 구할 수 있다.

   C2가 low ESR 콘덴서일 경우는 다음의 식에서 C값을 구할 수 있다.

   상기의 식들에서 각 파라미터들의 의미는...

   △VO : 출력 전압의 변동 폭
   △IL : 인덕터에서 발생하는 전류 리플
   ESRCO : C2의 ESR성분
   f : DC-DC의 switching 주파수
   CO : 우리가 구하려는 C2의 CAPACITANCE

   즉 출력 전압의 변동폭은 C2의 ESR값에 비례하고 CO값에 반비례한다는 중요한 사실을 알 수 있다.
   

   위의 수식 뒷 부분에 있는 1/(8*f*CO)는 콘덴서의 용량성 리액턴스인 XC(f)=1/(2πfc)[Ω]로서 콘덴서가
   가지는 저항 성분이다.
   콘덴서는 높은 주파수일수록 XC(f)가 낮아지므로 고주파를 pass시킬 수 있다는 사실을 학교에서
   배웠다. 기억을 더듬어보자.

3. C값을 구하는 실제 계산
   일반적인 저가의 콘덴서를 사용했다고 할 때 C값에 따라서 △VO이 얼마가 나오는지 계산해 보자.

   참고로 일반적인 콘덴서의 ESR값은 wikipedia에 다음과 같이 나와있다.

   [위의 ESR표에서 10uF의 일반적인 알루미늄 콘덴서를 사용했을 경우]
   ESRCO : 0.5Ω (표에선 0.1Ω~3Ω의 범위이나 아래 계산의 기준과 일치를 위해 0.5Ω으로 선정)
   CO : 10uF
   △IL : 1.2A (3A의 40%로 설정)
   f : 340KHz
 
   △VO = 644mV가 나온다.

   [위의 ESR표에서 100uF의 일반적인 알루미늄 콘덴서를 사용했을 경우]
   ESRCO : 0.5Ω
   CO : 100uF
   △IL : 1.2A (3A의 40%로 설정)
   f : 340KHz

   △VO = 604mV가 나온다.

   CO의 값을 10배로 늘려도 △VO는 얼마 줄어들지 않았다.

   만일 low ESR 콘덴서를 사용했다고 한다면 C값에 따라서 △VO이 얼마가 나오는지 계산해 보자.

   [위의 ESR표에서 10uF의 세라믹 콘덴서를 사용했을 경우]
   ESRCO : 0.015Ω
   CO : 10uF
   △IL : 1.2A (3A의 40%로 설정)
   f : 340KHz
 
   △VO = 62mV가 나온다.

4. 결론
   맨 위에 있는 회로도에서 C2를 일반 100uF콘덴서를 사용하면 △VO은 644mV가 되지만 10uF 세라믹
   콘덴서로 사용하면 △VO은 62mV가 된다.
  
   그러므로 △VO을 줄이기 위해선(출력 전압의 변동폭을 줄이기 위해선) 콘덴서의 용량을 늘리기보단
   가장 큰 요인인 ESR값이 작은 콘덴서를 사용해야겠다.

이번 포스트는 DC-DC CONVERTER를 사용할 때 적절한 인덕터와 콘덴서의 값을 선정하는 방법에 대해
다루려고 한다.

DC-DC CONVERTER의 원리에 대해 이전의 포스트를 참고, 숙지한 뒤 본 포스트를 이해하는것이 좋겠다.

☞ DC-DC STEP DOWN CONVERTER의 원리
☞ DC-DC STEP UP CONVERTER의 원리

상기의 포스트들에 대한 숙지가 되었으면 본론으로 들어가보자.

포스트를 작성하다보니 내용이 생각보다 길어져서 본 포스트에선 인덕터의 선정에 대해서만 논의
하겠다.
콘덴서의 선정에 대해선 다음 포스트를 참고 하자.

☞ DC-DC CONVERTER에서 L과 C의 값을 선정하는 방법 - ②

본 포스트의 내용은 약간의 공식들과 계산식이 포함되어 있어서 복잡하고 어려운 내용이 아닌가 하는
느낌을 받을 수도 있다.
하지만 제가 이해하고 쓴 내용이니 절대로 어려운 내용이 아니다.
어려워 하지 말고 차근히 포스트를 읽어보면 누구나 이해 할 수 있다.
계산식들은 '아... 그런가보다' 하고 넘어가고 필요할 때가 오면 그 때 가서 공식에 대입해 보고
계산해 보면 되겠다.

먼저 아래의 회로를 훑어보자.

이 회로의 오른쪽에 있는(전압이 출력되는 쪽) L1과 C2의 값을 얼마로 선정할 것인가? 얼마로?

위 회로의 설계자는 L1을 왜 10uH로 했고 C2를 왜 10uF으로 선정하였는가?...  이에 대한 답을 찾아보자.

1. L값의 선정
   인덕터 값을 선정하는 기준은 무엇인가?
   - 부하가 최대일 때
   - 인덕터에서 발생하는
   - 전류 리플의 범위

   이것이 L값의 선정 기준이 되는 것이다.

2. L값을 구하는 공식
   전류 리플의 변화값은 다음의 식으로 구할 수 있다.

   상기의 식에서 각 파라미터들의 의미는... 

   △IL : 인덕터에서 발생하는 전류 리플
   L : 우리가 구하려는 인덕터의 인덕턴스
   fSW : DC-DC의 switching 주파수
   D : Vout/Vin

3. L값을 구하는 실제 계산
   인덕터에서 발생하는 전류 리플의 허용을 40%로 제한하자.
   DC-DC의 최대 출력이 3A이므로 △IL은 1.2A (3A의 40%값), fSW는 340KHz, Vout은 3.3V, Vin은
   12V라고 하면

   위의 식은
   1.2A = 8.7V * 0.275V / L * 340KHz 로 나타나며 L은 5.8uH가 된다.

   이 결과의 의미는 인덕터를 최소 5.8uH짜리를 써야 인덕터에 걸리는 전류의 리플 성분이 1.2A를
   벗어나지 않음을 의미 한다.

   그리고 한 가지 더... 인덕터에 걸리는 전류를 고려해야 한다.
   허용 전류가 낮은 인덕터를 사용한다면 인덕터가 파손되거나 엄청난 열이 발생할 것이다.

   해당 관계식은 다음과 같다.  

   위의 식은 인덕터에 최소 ILOAD + △IL/2의 전류가 흐를 수 있도록 해야 한다는 의미이므로 최소
   3.6A짜리 인덕터를 사용해야 한다는 의미이다.

   쉽게 말하자면 3A짜리 DC-DC를 선정했고 전류 리플 마진을 40%로 했으니까 인덕터의 전류 특성이
   3A + 1.2A/2는 되어야 한다는 것이다.

   왜 1.2A를 2로 나누었을까?
   1.2A는 전류 ripple의 peak to peak 값이므로 3A를 기준으로 ±0.6A이기 때문이다.
   즉, 3A + 최대 3A의 40% ripple -> 3A ±0.6A -> 최대 3.6A
  
4. 결론
   위에서 설명된 내용대로 L1은 5.6uH/3.6A짜리를 사용해야 하며 범용 부품의 사용, 마진등을 고려하여
   10uH/4A짜리가 사용된 것이다.

   인덕턴스가 커지면 인덕터는 비싸지고 사이즈도 커진다.
   그렇다면 인덕턴스 값을 줄이려면 어떻게 해야할까?

   fsw가 커져야 한다. 즉 DC-DC의 switching 주파수가 높은 제품을 선정해야 하는 것이다.

이번 포스트에선 MOSFET에 대해 알아보고 MOSFET을 이용한 회로 구성 방법에 대해 알아보기로 한다.

MOSFET은 매우 다양한 용도로 사용될 수 있는데 본 포스트에선 MOSFET을 switching의 용도로 사용 할
때 고려되는 부분에 포인트를 맞추고 설명토록 한다.

Transistor는 크게 BJT와 FET로 나눌 수 있는데 우리가 일반적으로 말하는 transistor가 BJT 이며 FET라고
부르는 소자가 이번에 살펴볼 MOSFET이다.

다음과 같은 순서로 포스트를 진행하고자 한다.

1. MOSFET의 개요

2. MOSFET의 특징

3. MOSFET datasheet 알고 보기

4. MOSFET을 이용하여 회로 구성하기

이전 포스트에서 1, 2, 3번 항목을 다루었고 본 포스트에서 4번 항목을 다루기로 한다.

☞ MOSFET의 동작원리와 특징 및 활용 - ①

4. MOSFET을 이용여 회로 구성하기
   MOSFET으로 전원을 ON/OFF switching하는 회로를 구성해 본다.

   Q1은 MOSFET으로 body drain diode가 들어있는 제품이며 source쪽의 12V를 drain쪽으로
   공급/차단하는 회로이다.
   Q1의 gate는 Q2로 drive하며 R1은 Q2가 도통 되었을 때 short를 방지해주고 R2는 Q1의 gate에
   입력되는 전류를 제한하기 위해 사용 하였다.

   상기 회로의 동작 진리표는 다음과 같다.

   Q2의 base가
     HIGH 이면 : Q2의 collector가 low -> Q1의 gate가 low가 되어 Q1이 ON
     LOW 이면 : Q2의 collector가 high -> Q1의 gate가 high가 되어 Q1이 OFF

   이 회로는 매우 간단하지만 실제 routing을 할 때는 몇가지 고려해야 하는 사항이 있다.
   왜냐하면 gate와 source, drain에 발생하는 voltage spike 때문이다.

   [GATE의 VOLTAGE SPIKE]
   MOSFET의 중요한 특성이 한 가지가 있는데 바로 gate와 source간의 spike이다.

   만일 상기와 같이 회로가 설계되어 있고 drain쪽의 전압을 빠르게 ON/OFF/ON/OFF... switching하고
   있다고 하자.
   Drain쪽의 전압이 올라갈 때 gate와 source간에 아래와 같이 spike가 발생한다.

   상단 그림은 drain-source의 전압 파형이고 하단 그림은 gate-source의 전압 파형이다.
   Gate-source 전압에 spike가 발생하고 있음이 보인다.

   만일 source와 drain에 12V가 걸리고 있었다면 spike의 전압은 최대 1/6, 즉 2V까지 발생할 수 있다.
   물론 이는 worst case로 한정되지만 어쨌든 이런 원치 않는 신호에 의해 부적절한 설계가 되는 것이다.

   이 내용은 매우 심각하게 받아들여야 한다.
   왜냐하면 MOSFET의 gate에 LOW를 drive하여 MOSFET을 ON했을 때 gate에 spike가 2V까지
   발생한다면 이 MOSFET은 다시 OFF가 되는 조건이기 때문이다.
   나는 device를 ON했는데 spike때문에 device가 잠깐 OFF가 됬다가 다시 ON이 되는것이다.

   게다가 drain쪽의 전압이 내려갈 땐 gate쪽에 spike가 발생하면서 device에서 허용하는 전압보다
   내려가는 상태가 발생할 수 있다.
   이는 MOSFET을 파손 시킬수도 있게 된다.

   이에 대한 대책으로 gate단에 zener diode를 다는 방법이 있다.

   Overshoot된 전압이 zener에 의해 clamp되어 해결할 수 있지만 overshoot된 전압이 zener보다 낮다면
   소용이 없어지며 gate에 큰 inductance값이 존재하기라도 하면 zener에 의해 gate가 발진하게 된다.

   보다 근본적인 해결 방법은 gate단의 impedance를 최소화 하는 것이다.

   어떻게 하면 패턴의 impedance를 최소화 할 수 있나?
   - Gate의 패턴 굵기를 넉넉하게 설정
   - Current loop를 최소화 하고 가능한 path를 짧게 라우팅
   - Ground plane을 별도로 형성

   [DRAIN, SOURCE의 VOLTAGE SPIKE]
   MOSFET을 이용하여 설계할 때 회로 내부의 inductance를 조심히 관리해야 한다.

   패턴에 내포되어 있는 inductance에 의해 device를 OFF하는 순간 voltage spike가 발생하기 때문이다.

   전압이 변동하는 순간이 인덕턴스에 의해 전류로 생성되는 것이다.

   이 spike가 MOSFET의 허용범위를 넘어가면 MOSFET은 파손된다.
   실제로 디버깅을 하다보면 FET가 알 수 없는 이유로 불량이 되는 경우를 많이 보게된다.

   물론 취급의 부주의로 발생하기도 하지만 voltage spike때문에 발생하기도 한다.

   이를 방지하려면 source와 drain사이에 zener diode를 달거나 zener대신에 그 자리에 diode와 콘덴서,
   저항을 이용한 clamp회로를 구성하거나 snubber회로를 구성하면 된다.

   하지만...  귀찮다... 복잡하다..  

   근본적인 대책을 적용하는것이 바람직한데 바로 패턴에 내포되어 있는 inductace성분을 최소화 하는
   것이다.

   어떻게 하면 패턴의 inductance 성분을 최소화 할 수 있나?
   - 패턴 굵기를 넉넉하게 설정
   - Current loop를 최소화 하고 가능한 path를 짧게 라우팅
   - Ground plane을 별도로 형성
   - Decoupling capacitor 적용
   - Device를 parallel로 구성했을 땐 balance를 맞추기 위해 각 gate에 ferrite beade나 저항을 적용

   [BODY DRAIN DIODE]

   일반적으로 MOSFET을 제조할 때 diode성분이 생성된다고 한다. 이를 기생다이오드나
   body drain diode 라고 한다.

   왼쪽과 같은 회로에서 source에 12V 입력하고 drain에서는 D12V의 ON/OFF를 제어하고 있다고 할 때
   만일 오른쪽 그림처럼 Q1의 방향을 바꿔서 source와 drain의 방향이 반대로 되면 어떻게 될까?

   어떻게 되냐면... 김대리에서 김과장으로 넘어가지 못한다.

   오른쪽 회로에선 Q1의 내부 MOSFET은 OFF되었어도 diode에 의해 source의 12V가 drain의 D12V로
   항상 넘어가게 된다.

   이 body drain diode와 관련한 MOSFET의 중요한 특성들이 있지만 너무 깊이 들어가므로 MOSFET에
   대한 초급 분석은 여기서 마치기로 한다.

[참고]
The Do's and Don'ts of Using MOS-Gated Transistors
- INTERNATIONAL RECTIFIER -