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- 2009.10.09 DDR2 SDRAM의 동작원리 - 4bit PREFETCH
- 2009.09.29 DDR2 SDRAM Layout Guide 1
1.DDR2 SDRAM에 적용된 new function
가. 4-bit PREFETCH
나. ODT (ON DIE TERMINATION)
다. OCD (OFF CHIP DRIVER)
라. POSTED CAS AND ADDITIVE LATENCY
상기의 function들에 대하여 하나씩 검토하기로 한다.
☞ DDR2 SDRAM의 동작원리 - ODT
☞ DDR2 SDRAM의 동작원리 - OCD
☞ DDR2 SDRAM의 동작원리 - POSTED CAS AND ADDITIVE LATENCY
2. 4bit Prefetch
가. DRAM종류별 전송 속도 비교
SDR SDRAM보다 DDR SDRAM이 2배 빠르며 DDR SDRAM보다 DDR2 SDRAM이 2배 빠른데
그 이유는 prefetch에 있다.
DRAM component에 133MHz의 동작 주파수가 인가된다고 할 때 각 부분별로 속도의 예시를 보면
아래와 같다.
우선 미리 알아둬야 할 사항이 있다.
아래의 그림에서 볼 수 있듯이 DRAM의 내부 memory cell array가 동작하는 주파수
(internal frequency)가 있고 이 memory cell array에서 나온 데이터가 밖으로 나가는쪽인
I/O buffer가 동작하는 주파수(external frequency)가 있다.
우리가 PCB에서 측정하는 CPU와 DRAM간의 clock은 external frequency인 것이다.
나. 동작 설명
SDR SDRAM은 internal frequency가 external frequency와 동일하며 external frequency의
rising edge에 동기되어 데이터를 전송한다
DDR SDRAM도 internal frequency가 external frequency가 같다.
하지만 memory cell array에서 I/O buffer로 클럭당 2bit씩 prefetch를 하고 이 2bit의 데이터를 external
frequency의 rising과 falling edge 각 각에 데이터를 전송한다.
이는 SDR SDRAM보다 2배 빠른 전송 속도를 가능하게 한다.
DDR2 SDRAM은 internal frequency보다 2배 빠른 external frequency를 가지고 있다.
게다가 memory cell array에서 I/O buffer로 클럭당 4bit씩 prefetch를 한다.
그리곤 이 prefetch된 4bit의 데이터를 external frequency의 rising과 falling edge 각 각에 데이터를
전송하게되어 SDR SDRAM보다는 4배, DDR SDRAM보다는 2배 빠른 전송속도가 가능하게 된다.
[참고]
HOW TO USE DDR2 SDRAM
- ELPIDA -
DDR2 SDRAM TECHNOLOGY
- ELPIDA -
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DDR SDRAM의 성능이 올라가고, 시스템이 복잡 해 지면서 H/W설계자가 매우 고민하는 부분인
DDR2 SDRAM Layout에 대하여 알아보고자 한다.
이후 기술되는 내용은 DRAM 제조사의 layout guide와 CPU제조사의 layout guide를 참조하여 본인의
프로젝트에 적용하였던 내용들이다.
|
PROJECT |
IP STB |
|
|
CPU |
MIPS32, 400MHz |
BCM7405, Broadcom |
|
DRAM |
DDR2 800 (64Mx16) |
EDE1108AEBC-8E, ELPIDA |
1. Target PCB 제조사로부터 적층 및 임피던스 데이터 입수
|
층수 |
4 Layer |
|
PCB 재질 |
FR4 |
|
요구두께 |
1.6T |
|
유전율 |
4.5 |
|
TYPE |
SIGNAL |
DIFFERENTIAL | |||
|
Ohm |
60 |
90 |
100 | ||
|
|
WIDTH |
WIDTH |
SPACE |
WIDTH |
SPACE |
|
|
5mil |
7mil |
5.5mil |
6mil |
7mil |
2. ADDRESS LAYOUT
|
LENGTH match |
100mil 이하 |
|
SPACE |
10mil 이상 |
|
ROUTING |
아래 그림과 같은 tree 구조 |
3. CLK/#CLK LAYOUT
|
TOTAL LENGTH |
2inch 이하 |
|
LENGTH match |
10mil 이하 |
|
SPACE |
DIFFERENTIAL PATTERN |
|
IMPEDANCE |
100Ω DIFFERENTIAL |
|
ROUTING |
ONLY TOP LAYER |
|
기타 |
CLK/#CLK사이의 100Ω저항은 DDR에서 나오는 패턴의 끝에 위치 |
4. DQS/#DQS LAYOUT
|
TOTAL LENGTH |
1.5inch 이하 |
|
LENGTH match |
10mil 이하 |
|
SPACE |
DIFFERENTIAL PATTERN |
|
IMPEDANCE |
100Ω DIFFERENTIAL |
|
ROUTING |
DQS/#DQS는 동일 LAYER에 라우팅 |
|
기타 |
BYTE GROUP 내에서 가장 긴 DQ의 길이에 DQS의 길이를 맞춘다 |
5. DQ LAYOUT
|
TOTAL LENGTH |
1.5inch 이하 |
|
LENGTH match |
BYTE GROUP내에서 10mil 이하 |
|
SPACE |
10mil 이상 |
|
IMPEDANCE |
60Ω |
|
기타 |
BYTE GROUP들은 상호 10mil이내로 match |
6. 기타
|
기타 |
SERPENTINE LOOP의 사이는 25mil이상 간격을 둔다 |
|
|
DIFFERENTIAL PATTERN들은 다른 패턴들과 25mil이상 간격을 둔다 |
|
|
DQM 신호들은 DQ신호 GUIDE에 준한다 |
[참고]
DDR2 Design Guide for Two-Dimm Systems.pdf
- MICRON -
DDR2 Package Sizes and Layout Basics.pdf
- MICRON -
Hardware and Layout Design Considerations for DDR2.pdf
- Freescale -
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